Fitter report for FFT
Sun Jun 06 17:13:59 2010
Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Netlist Optimizations
  5. Pin-Out File
  6. Fitter Resource Usage Summary
  7. Input Pins
  8. Output Pins
  9. I/O Bank Usage
 10. All Package Pins
 11. Output Pin Default Load For Reported TCO
 12. Fitter Resource Utilization by Entity
 13. Delay Chain Summary
 14. Pad To Core Delay Chain Fanout
 15. Control Signals
 16. Global & Other Fast Signals
 17. Non-Global High Fan-Out Signals
 18. Fitter RAM Summary
 19. Fitter DSP Block Usage Summary
 20. DSP Block Details
 21. Interconnect Usage Summary
 22. LAB Logic Elements
 23. LAB-wide Signals
 24. LAB Signals Sourced
 25. LAB Signals Sourced Out
 26. LAB Distinct Inputs
 27. Fitter Device Options
 28. Operating Settings and Conditions
 29. Advanced Data - General
 30. Advanced Data - Placement Preparation
 31. Advanced Data - Placement
 32. Advanced Data - Routing
 33. Fitter Messages
 34. Fitter Suppressed Messages



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; Legal Notice ;
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Copyright (C) 1991-2007 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; Fitter Summary                                                                ;
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; Fitter Status                      ; Successful - Sun Jun 06 17:13:57 2010    ;
; Quartus II Version                 ; 7.2 Build 151 09/26/2007 SJ Full Version ;
; Revision Name                      ; FFT                                      ;
; Top-level Entity Name              ; block                                    ;
; Family                             ; Cyclone II                               ;
; Device                             ; EP2C8Q208C8                              ;
; Timing Models                      ; Final                                    ;
; Total logic elements               ; 1,999 / 8,256 ( 24 % )                   ;
;     Total combinational functions  ; 1,277 / 8,256 ( 15 % )                   ;
;     Dedicated logic registers      ; 1,521 / 8,256 ( 18 % )                   ;
; Total registers                    ; 1521                                     ;
; Total pins                         ; 59 / 138 ( 43 % )                        ;
; Total virtual pins                 ; 55                                       ;
; Total memory bits                  ; 117,350 / 165,888 ( 71 % )               ;
; Embedded Multiplier 9-bit elements ; 6 / 36 ( 17 % )                          ;
; Total PLLs                         ; 0 / 2 ( 0 % )                            ;
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; Fitter Settings                                                                                                                         ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option                                                                ; Setting                        ; Default Value                  ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device                                                                ; EP2C8Q208C8                    ;                                ;
; Fit Attempts to Skip                                                  ; 0                              ; 0.0                            ;
; Use smart compilation                                                 ; Off                            ; Off                            ;
; Maximum processors allowed for parallel compilation                   ; 1                              ; 1                              ;
; Use TimeQuest Timing Analyzer                                         ; Off                            ; Off                            ;
; Router Timing Optimization Level                                      ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                                           ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                                              ; 1.0                            ; 1.0                            ;
; Always Enable Input Buffers                                           ; Off                            ; Off                            ;
; Optimize Hold Timing                                                  ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                           ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                      ; Care                           ; Care                           ;
; PowerPlay Power Optimization                                          ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                                       ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                            ; On                             ; On                             ;
; Limit to One Fitting Attempt                                          ; Off                            ; Off                            ;
; Final Placement Optimizations                                         ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                           ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                         ; 1                              ; 1                              ;
; PCI I/O                                                               ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                                 ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                             ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                    ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/II GX/III Cyclone II/III Arria GX ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                     ; On                             ; On                             ;
; Auto Merge PLLs                                                       ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs                                     ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Fitting        ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Performance    ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                          ; Off                            ; Off                            ;
; Perform Logic to Memory Mapping for Fitting                           ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                             ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                                ; Off                            ; Off                            ;
; Fitter Effort                                                         ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                       ; Normal                         ; Normal                         ;
; Auto Global Clock                                                     ; On                             ; On                             ;
; Auto Global Register Control Signals                                  ; On                             ; On                             ;
; Stop After Congestion Map Generation                                  ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                     ; Off                            ; Off                            ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                         ;
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+-----------------------+
; Node                                                                                                                                                                                        ; Action          ; Operation        ; Reason              ; Node Port ; Node Port Name ; Destination Node                                                                                                                                                                                    ; Destination Port ; Destination Port Name ;
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+-----------------------+
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add1|mult_add_dqa1:auto_generated|dffe2a[0]                 ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add1|mult_add_dqa1:auto_generated|ded_mult_1t51:ded_mult1|mac_out4  ; DATAOUT          ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add1|mult_add_dqa1:auto_generated|dffe2a[1]                 ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add1|mult_add_dqa1:auto_generated|dffe2a[0]                         ; DATAOUT          ;                       ;
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; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[7]          ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[8]          ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[9]          ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[10]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[11]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[12]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[13]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[14]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[15]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[16]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[17]         ; Packed Register ; Register Packing ; Timing optimization ; REGOUT    ;                ; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ; DATAB            ;                       ;
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+-----------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Documents and Settings/wangwei/×ÀÃæ/FFT last edition/FFT.pin.


+--------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                                        ;
+---------------------------------------------+----------------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                                  ;
+---------------------------------------------+----------------------------------------------------------------------------------------+
; Total logic elements                        ; 1,999 / 8,256 ( 24 % )                                                                 ;
;     -- Combinational with no register       ; 478                                                                                    ;
;     -- Register only                        ; 722                                                                                    ;
;     -- Combinational with a register        ; 799                                                                                    ;
;                                             ;                                                                                        ;
; Logic element usage by number of LUT inputs ;                                                                                        ;
;     -- 4 input functions                    ; 554                                                                                    ;
;     -- 3 input functions                    ; 342                                                                                    ;
;     -- <=2 input functions                  ; 381                                                                                    ;
;     -- Register only                        ; 722                                                                                    ;
;                                             ;                                                                                        ;
; Logic elements by mode                      ;                                                                                        ;
;     -- normal mode                          ; 940                                                                                    ;
;     -- arithmetic mode                      ; 337                                                                                    ;
;                                             ;                                                                                        ;
; Total registers*                            ; 1,521 / 8,646 ( 18 % )                                                                 ;
;     -- Dedicated logic registers            ; 1,521 / 8,256 ( 18 % )                                                                 ;
;     -- I/O registers                        ; 0 / 390 ( 0 % )                                                                        ;
;                                             ;                                                                                        ;
; Total LABs:  partially or completely used   ; 290 / 516 ( 56 % )                                                                     ;
; User inserted logic elements                ; 0                                                                                      ;
; Virtual pins                                ; 55                                                                                     ;
; I/O pins                                    ; 59 / 138 ( 43 % )                                                                      ;
;     -- Clock pins                           ; 1 / 4 ( 25 % )                                                                         ;
; Global signals                              ; 8                                                                                      ;
; M4Ks                                        ; 33 / 36 ( 92 % )                                                                       ;
; Total memory bits                           ; 117,350 / 165,888 ( 71 % )                                                             ;
; Total RAM block bits                        ; 152,064 / 165,888 ( 92 % )                                                             ;
; Embedded Multiplier 9-bit elements          ; 6 / 36 ( 17 % )                                                                        ;
; PLLs                                        ; 0 / 2 ( 0 % )                                                                          ;
; Global clocks                               ; 8 / 8 ( 100 % )                                                                        ;
; Average interconnect usage                  ; 8%                                                                                     ;
; Peak interconnect usage                     ; 17%                                                                                    ;
; Maximum fan-out node                        ; clk~clkctrl                                                                            ;
; Maximum fan-out                             ; 1124                                                                                   ;
; Highest non-global fan-out signal           ; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|trigger_setup_ena ;
; Highest non-global fan-out                  ; 187                                                                                    ;
; Total fan-out                               ; 10181                                                                                  ;
; Average fan-out                             ; 2.86                                                                                   ;
+---------------------------------------------+----------------------------------------------------------------------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; aclr ; 206   ; 2        ; 1            ; 19           ; 1           ; 5                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; clk  ; 23    ; 1        ; 0            ; 9            ; 0           ; 2                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                       ;
+------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name             ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Imagdata_out[0]  ; 33    ; 1        ; 0            ; 8            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[10] ; 35    ; 1        ; 0            ; 7            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[11] ; 39    ; 1        ; 0            ; 5            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[12] ; 40    ; 1        ; 0            ; 5            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[13] ; 41    ; 1        ; 0            ; 4            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[14] ; 43    ; 1        ; 0            ; 3            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[15] ; 44    ; 1        ; 0            ; 3            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[1]  ; 34    ; 1        ; 0            ; 7            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[2]  ; 45    ; 1        ; 0            ; 3            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[3]  ; 46    ; 1        ; 0            ; 2            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[4]  ; 47    ; 1        ; 0            ; 2            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[5]  ; 48    ; 1        ; 0            ; 2            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[6]  ; 56    ; 4        ; 1            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[7]  ; 57    ; 4        ; 1            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[8]  ; 58    ; 4        ; 1            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Imagdata_out[9]  ; 59    ; 4        ; 1            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[0]  ; 60    ; 4        ; 3            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[10] ; 63    ; 4        ; 3            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[11] ; 64    ; 4        ; 5            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[12] ; 68    ; 4        ; 12           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[13] ; 69    ; 4        ; 12           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[14] ; 70    ; 4        ; 14           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[15] ; 72    ; 4        ; 16           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[1]  ; 61    ; 4        ; 3            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[2]  ; 74    ; 4        ; 16           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[3]  ; 75    ; 4        ; 16           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[4]  ; 76    ; 4        ; 18           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[5]  ; 77    ; 4        ; 18           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[6]  ; 80    ; 4        ; 23           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[7]  ; 81    ; 4        ; 23           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[8]  ; 82    ; 4        ; 23           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; Realdata_out[9]  ; 84    ; 4        ; 25           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[0]           ; 86    ; 4        ; 25           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[10]          ; 101   ; 4        ; 32           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[11]          ; 102   ; 4        ; 32           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[12]          ; 103   ; 4        ; 32           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[13]          ; 104   ; 4        ; 32           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[14]          ; 105   ; 3        ; 34           ; 1            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[15]          ; 106   ; 3        ; 34           ; 1            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[1]           ; 87    ; 4        ; 25           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[2]           ; 88    ; 4        ; 25           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[3]           ; 90    ; 4        ; 28           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[4]           ; 92    ; 4        ; 28           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[5]           ; 94    ; 4        ; 28           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[6]           ; 96    ; 4        ; 30           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[7]           ; 95    ; 4        ; 30           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[8]           ; 97    ; 4        ; 30           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; sin[9]           ; 99    ; 4        ; 30           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; source_eop       ; 112   ; 3        ; 34           ; 3            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; source_sop       ; 110   ; 3        ; 34           ; 3            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; source_valid18   ; 113   ; 3        ; 34           ; 3            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; state[0]         ; 114   ; 3        ; 34           ; 4            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; state[1]         ; 115   ; 3        ; 34           ; 4            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
+------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+------------------------------------------------------------+
; I/O Bank Usage                                             ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage            ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1        ; 15 / 32 ( 47 % ) ; 3.3V          ; --           ;
; 2        ; 1 / 35 ( 3 % )   ; 3.3V          ; --           ;
; 3        ; 8 / 35 ( 23 % )  ; 3.3V          ; --           ;
; 4        ; 34 / 36 ( 94 % ) ; 3.3V          ; --           ;
+----------+------------------+---------------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                       ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                           ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1        ; 0          ; 1        ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 2        ; 1          ; 1        ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 3        ; 2          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 4        ; 3          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 5        ; 4          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 6        ; 5          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 7        ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 8        ; 6          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 9        ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 10       ; 7          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 11       ; 8          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 12       ; 9          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 13       ; 10         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 14       ; 18         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 15       ; 19         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 16       ; 20         ; 1        ; altera_reserved_tdo                      ; output ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; 17       ; 21         ; 1        ; altera_reserved_tms                      ; input  ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; 18       ; 22         ; 1        ; altera_reserved_tck                      ; input  ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; 19       ; 23         ; 1        ; altera_reserved_tdi                      ; input  ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; 20       ; 24         ; 1        ; ^DATA0                                   ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; 21       ; 25         ; 1        ; ^DCLK                                    ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 22       ; 26         ; 1        ; ^nCE                                     ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 23       ; 27         ; 1        ; clk                                      ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 24       ; 28         ; 1        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 25       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 26       ; 29         ; 1        ; ^nCONFIG                                 ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 27       ; 30         ; 1        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 28       ; 31         ; 1        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 29       ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 30       ; 32         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 31       ; 33         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 32       ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 33       ; 35         ; 1        ; Imagdata_out[0]                          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 34       ; 36         ; 1        ; Imagdata_out[1]                          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 35       ; 37         ; 1        ; Imagdata_out[10]                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 36       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 37       ; 39         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 38       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 39       ; 43         ; 1        ; Imagdata_out[11]                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 40       ; 44         ; 1        ; Imagdata_out[12]                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 41       ; 45         ; 1        ; Imagdata_out[13]                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 42       ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 43       ; 48         ; 1        ; Imagdata_out[14]                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 44       ; 49         ; 1        ; Imagdata_out[15]                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 45       ; 50         ; 1        ; Imagdata_out[2]                          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 46       ; 51         ; 1        ; Imagdata_out[3]                          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 47       ; 52         ; 1        ; Imagdata_out[4]                          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 48       ; 53         ; 1        ; Imagdata_out[5]                          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 49       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 50       ;            ;          ; GND_PLL1                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 51       ;            ;          ; VCCD_PLL1                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 52       ;            ;          ; GND_PLL1                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 53       ;            ;          ; VCCA_PLL1                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 54       ;            ;          ; GNDA_PLL1                                ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 55       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 56       ; 54         ; 4        ; Imagdata_out[6]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 57       ; 55         ; 4        ; Imagdata_out[7]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 58       ; 56         ; 4        ; Imagdata_out[8]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 59       ; 57         ; 4        ; Imagdata_out[9]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 60       ; 58         ; 4        ; Realdata_out[0]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 61       ; 59         ; 4        ; Realdata_out[1]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 62       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 63       ; 60         ; 4        ; Realdata_out[10]                         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 64       ; 61         ; 4        ; Realdata_out[11]                         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 65       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 66       ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 67       ; 69         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 68       ; 70         ; 4        ; Realdata_out[12]                         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 69       ; 71         ; 4        ; Realdata_out[13]                         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 70       ; 74         ; 4        ; Realdata_out[14]                         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 71       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 72       ; 75         ; 4        ; Realdata_out[15]                         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 73       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 74       ; 76         ; 4        ; Realdata_out[2]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 75       ; 77         ; 4        ; Realdata_out[3]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 76       ; 78         ; 4        ; Realdata_out[4]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 77       ; 79         ; 4        ; Realdata_out[5]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 78       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 79       ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 80       ; 82         ; 4        ; Realdata_out[6]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 81       ; 83         ; 4        ; Realdata_out[7]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 82       ; 84         ; 4        ; Realdata_out[8]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 83       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 84       ; 85         ; 4        ; Realdata_out[9]                          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 85       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 86       ; 86         ; 4        ; sin[0]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 87       ; 87         ; 4        ; sin[1]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 88       ; 88         ; 4        ; sin[2]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 89       ; 89         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 90       ; 90         ; 4        ; sin[3]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 91       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 92       ; 91         ; 4        ; sin[4]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 93       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 94       ; 92         ; 4        ; sin[5]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 95       ; 93         ; 4        ; sin[7]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 96       ; 94         ; 4        ; sin[6]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 97       ; 95         ; 4        ; sin[8]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 98       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 99       ; 96         ; 4        ; sin[9]                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 100      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 101      ; 97         ; 4        ; sin[10]                                  ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 102      ; 98         ; 4        ; sin[11]                                  ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 103      ; 99         ; 4        ; sin[12]                                  ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 104      ; 100        ; 4        ; sin[13]                                  ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 105      ; 101        ; 3        ; sin[14]                                  ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 106      ; 102        ; 3        ; sin[15]                                  ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 107      ; 105        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 108      ; 106        ; 3        ; ~LVDS54p/nCEO~                           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; 109      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 110      ; 107        ; 3        ; source_sop                               ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 111      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 112      ; 108        ; 3        ; source_eop                               ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 113      ; 109        ; 3        ; source_valid18                           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 114      ; 110        ; 3        ; state[0]                                 ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 115      ; 112        ; 3        ; state[1]                                 ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 116      ; 113        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 117      ; 114        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 118      ; 117        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 119      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 120      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 121      ; 121        ; 3        ; ^nSTATUS                                 ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 122      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 123      ; 122        ; 3        ; ^CONF_DONE                               ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 124      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 125      ; 123        ; 3        ; ^MSEL1                                   ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 126      ; 124        ; 3        ; ^MSEL0                                   ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 127      ; 125        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 128      ; 126        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 129      ; 127        ; 3        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 130      ; 128        ; 3        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 131      ; 129        ; 3        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 132      ; 130        ; 3        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 133      ; 131        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 134      ; 132        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 135      ; 133        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 136      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 137      ; 134        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 138      ; 135        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 139      ; 136        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 140      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 141      ; 137        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 142      ; 138        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 143      ; 141        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 144      ; 142        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 145      ; 143        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 146      ; 149        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 147      ; 150        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 148      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 149      ; 151        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 150      ; 152        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 151      ; 153        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 152      ; 154        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 153      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 154      ;            ;          ; GND_PLL2                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 155      ;            ;          ; VCCD_PLL2                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 156      ;            ;          ; GND_PLL2                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 157      ;            ;          ; VCCA_PLL2                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 158      ;            ;          ; GNDA_PLL2                                ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 159      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 160      ; 155        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 161      ; 156        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 162      ; 157        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 163      ; 158        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 164      ; 159        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 165      ; 160        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 166      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 167      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 168      ; 161        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 169      ; 162        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 170      ; 163        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 171      ; 164        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 172      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 173      ; 165        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 174      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 175      ; 168        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 176      ; 169        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 177      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 178      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 179      ; 173        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 180      ; 174        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 181      ; 175        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 182      ; 176        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 183      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 184      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 185      ; 180        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 186      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 187      ; 181        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 188      ; 182        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 189      ; 183        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 190      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; 191      ; 184        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 192      ; 185        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 193      ; 186        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 194      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 195      ; 187        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 196      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 197      ; 191        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 198      ; 192        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 199      ; 195        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 200      ; 196        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 201      ; 197        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 202      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 203      ; 198        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 204      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 205      ; 199        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 206      ; 200        ; 2        ; aclr                                     ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; 207      ; 201        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 208      ; 202        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.3-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 3.3-V PCI                        ; 10 pF ; 25 Ohm (Parallel)                  ;
; 3.3-V PCI-X                      ; 10 pF ; 25 Ohm (Parallel)                  ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential SSTL-2              ; 0 pF  ; (See SSTL-2)                       ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; Simple RSDS                      ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      ;
+------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                                                                           ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name                                                                                                                                                                                                                                                                                  ; Library Name ;
+------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
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;    |D:inst11|                                                                                        ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 16 (16)           ; 0 (0)            ; |block|D:inst11                                                                                                                                                                                                                                                                                      ; work         ;
;    |D:inst14|                                                                                        ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 16 (16)           ; 0 (0)            ; |block|D:inst14                                                                                                                                                                                                                                                                                      ; work         ;
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;             |lpm_counter:read_pointer_counter|                                                       ; 11 (0)      ; 11 (0)                    ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 11 (0)           ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_counter:read_pointer_counter                                                                                                        ; work         ;
;                |cntr_c4j:auto_generated|                                                             ; 11 (11)     ; 11 (11)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 11 (11)          ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_counter:read_pointer_counter|cntr_c4j:auto_generated                                                                                ; work         ;
;             |lpm_counter:status_advance_pointer_counter|                                             ; 7 (0)       ; 5 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (0)        ; 0 (0)             ; 5 (0)            ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_counter:status_advance_pointer_counter                                                                                              ; work         ;
;                |cntr_bbi:auto_generated|                                                             ; 7 (7)       ; 5 (5)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 5 (5)            ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_counter:status_advance_pointer_counter|cntr_bbi:auto_generated                                                                      ; work         ;
;             |lpm_shiftreg:info_data_shift_out|                                                       ; 23 (23)     ; 23 (23)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 23 (23)          ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:info_data_shift_out                                                                                                        ; work         ;
;             |lpm_shiftreg:ram_data_shift_out|                                                        ; 54 (54)     ; 54 (54)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 54 (54)          ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out                                                                                                         ; work         ;
;             |lpm_shiftreg:status_data_shift_out|                                                     ; 23 (23)     ; 23 (23)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 23 (23)          ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:status_data_shift_out                                                                                                      ; work         ;
;          |sld_rom_sr:crc_rom_sr|                                                                     ; 18 (18)     ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 10 (10)      ; 0 (0)             ; 8 (8)            ; |block|sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_rom_sr:crc_rom_sr                                                                                                                                                                                                    ; work         ;
+------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+-------------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                       ;
+------------------+----------+---------------+---------------+-----------------------+-----+
; Name             ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------------------+----------+---------------+---------------+-----------------------+-----+
; source_eop       ; Output   ; --            ; --            ; --                    ; --  ;
; source_sop       ; Output   ; --            ; --            ; --                    ; --  ;
; source_valid18   ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[15] ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[14] ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[13] ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[12] ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[11] ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[10] ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; Imagdata_out[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[15] ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[14] ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[13] ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[12] ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[11] ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[10] ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; Realdata_out[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; sin[15]          ; Output   ; --            ; --            ; --                    ; --  ;
; sin[14]          ; Output   ; --            ; --            ; --                    ; --  ;
; sin[13]          ; Output   ; --            ; --            ; --                    ; --  ;
; sin[12]          ; Output   ; --            ; --            ; --                    ; --  ;
; sin[11]          ; Output   ; --            ; --            ; --                    ; --  ;
; sin[10]          ; Output   ; --            ; --            ; --                    ; --  ;
; sin[9]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[8]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[7]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[6]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[5]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[4]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[3]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[2]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[1]           ; Output   ; --            ; --            ; --                    ; --  ;
; sin[0]           ; Output   ; --            ; --            ; --                    ; --  ;
; state[1]         ; Output   ; --            ; --            ; --                    ; --  ;
; state[0]         ; Output   ; --            ; --            ; --                    ; --  ;
; clk              ; Input    ; 0             ; 0             ; --                    ; --  ;
; aclr             ; Input    ; 6             ; 6             ; --                    ; --  ;
+------------------+----------+---------------+---------------+-----------------------+-----+


+----------------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                                                   ;
+----------------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                                                ; Pad To Core Index ; Setting ;
+----------------------------------------------------------------------------------------------------+-------------------+---------+
; clk                                                                                                ;                   ;         ;
; aclr                                                                                               ;                   ;         ;
;      - lpm_rom2:inst19|altsyncram:altsyncram_component|altsyncram_kfa1:auto_generated|ram_block1a0 ; 1                 ; 6       ;
;      - altera_auto_signaltap_0_aclr_signaltap_lcell                                                ; 1                 ; 6       ;
;      - sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|acq_trigger_in_reg[32] ; 1                 ; 6       ;
;      - sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|acq_data_in_reg[32]    ; 1                 ; 6       ;
;      - sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|trigger_in_reg         ; 1                 ; 6       ;
+----------------------------------------------------------------------------------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                                                                                                                                                                                                                                ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                                                                                                ; Location           ; Fan-Out ; Usage                      ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; T_control:inst46|WR                                                                                                                                                                                                                                 ; LCCOMB_X26_Y6_N22  ; 2       ; Write enable               ; no     ; --                   ; --               ; --                        ;
; T_control:inst46|level[2]~198                                                                                                                                                                                                                       ; LCCOMB_X26_Y5_N26  ; 11      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; aclr                                                                                                                                                                                                                                                ; PIN_206            ; 5       ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                                                                                                                                                        ; JTAG_X1_Y10_N0     ; 464     ; Clock                      ; yes    ; Global Clock         ; GCLK1            ; --                        ;
; altera_internal_jtag~TMSUTAP                                                                                                                                                                                                                        ; JTAG_X1_Y10_N0     ; 23      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; block_new:inst45|cnt[0]~176                                                                                                                                                                                                                         ; LCCOMB_X15_Y6_N30  ; 8       ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; block_new:inst45|final_state[1]~94                                                                                                                                                                                                                  ; LCCOMB_X15_Y6_N4   ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; clk                                                                                                                                                                                                                                                 ; PIN_23             ; 1124    ; Clock                      ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; lpm_fifo0:inst24|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|a_fefifo_b6f:fifo_state|_~28                                                                                                                               ; LCCOMB_X24_Y6_N30  ; 6       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; lpm_fifo0:inst24|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_rreq                                                                                                                                                 ; LCCOMB_X24_Y5_N28  ; 7       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; lpm_fifo0:inst24|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_wreq~33                                                                                                                                              ; LCCOMB_X24_Y6_N6   ; 13      ; Clock enable, Write enable ; no     ; --                   ; --               ; --                        ;
; lpm_fifo0:inst|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|a_fefifo_b6f:fifo_state|_~28                                                                                                                                 ; LCCOMB_X24_Y8_N4   ; 6       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; lpm_fifo0:inst|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_rreq                                                                                                                                                   ; LCCOMB_X24_Y5_N20  ; 7       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; lpm_fifo0:inst|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_wreq~35                                                                                                                                                ; LCCOMB_X24_Y6_N0   ; 13      ; Clock enable, Write enable ; no     ; --                   ; --               ; --                        ;
; p2s:inst13|count[3]~158                                                                                                                                                                                                                             ; LCCOMB_X18_Y8_N14  ; 7       ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
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; s2p:inst7|count[5]~231                                                                                                                                                                                                                              ; LCCOMB_X18_Y5_N2   ; 7       ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|CLR_SIGNAL                                                                                                                                                                                                                     ; LCFF_X12_Y12_N17   ; 32      ; Async. clear               ; yes    ; Global Clock         ; GCLK0            ; --                        ;
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; sld_hub:sld_hub_inst|IRF_ENABLE[1]~65                                                                                                                                                                                                               ; LCCOMB_X13_Y12_N12 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRF_ENA_ENABLE~21                                                                                                                                                                                                              ; LCCOMB_X13_Y12_N28 ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|comb~52                                                                                                                                                                                                                        ; LCCOMB_X16_Y12_N16 ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
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; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[0]~1267                                                                                                                                                                                        ; LCCOMB_X13_Y13_N4  ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[0]~449                                                                                                                                                                                    ; LCCOMB_X13_Y13_N30 ; 5       ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[0]~450                                                                                                                                                                                    ; LCCOMB_X13_Y13_N14 ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|altdpram:\stp_non_zero_ram_gen:attribute_mem|lpm_decode:wdecoder|decode_rqf:auto_generated|eq_node[0]~26                                                                       ; LCCOMB_X15_Y11_N0  ; 23      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|collect_data~8                                                                                                                                                                 ; LCCOMB_X15_Y11_N28 ; 29      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|reset_all                                                                                                                                                                      ; LCCOMB_X15_Y11_N30 ; 355     ; Async. clear               ; yes    ; Global Clock         ; GCLK6            ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_buffer_manager:sld_buffer_manager_inst|done                                                                                                                                ; LCFF_X21_Y13_N9    ; 34      ; Clock enable, Write enable ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_buffer_manager:sld_buffer_manager_inst|final_trigger_set~16                                                                                                                ; LCCOMB_X23_Y14_N16 ; 24      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_buffer_manager:sld_buffer_manager_inst|last_buffer_write_address_sig[0]~668                                                                                                ; LCCOMB_X23_Y14_N20 ; 11      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|Equal0~45                                                                                     ; LCCOMB_X16_Y13_N30 ; 11      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|acq_buf_read_reset                                                                            ; LCCOMB_X15_Y11_N20 ; 11      ; Async. clear               ; yes    ; Global Clock         ; GCLK5            ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_counter:\adv_point_3_and_more:advance_pointer_counter|cntr_fbi:auto_generated|cout_actual ; LCCOMB_X16_Y13_N2  ; 6       ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_counter:status_advance_pointer_counter|cntr_bbi:auto_generated|cout_actual                ; LCCOMB_X17_Y15_N4  ; 5       ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|offload_shift_ena                                                                             ; LCCOMB_X13_Y12_N0  ; 6       ; Async. clear               ; yes    ; Global Clock         ; GCLK7            ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|status_offload_shift_ena                                                                      ; LCCOMB_X13_Y12_N18 ; 28      ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_rom_sr:crc_rom_sr|WORD_SR[1]~1086                                                                                                                                          ; LCCOMB_X14_Y12_N26 ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_rom_sr:crc_rom_sr|word_counter[3]~442                                                                                                                                      ; LCCOMB_X14_Y12_N24 ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|status_shift_enable~55                                                                                                                                                         ; LCCOMB_X14_Y12_N2  ; 18      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|trigger_setup_ena                                                                                                                                                              ; LCCOMB_X14_Y12_N20 ; 187     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                                                                                                   ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                     ; Location           ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; altera_internal_jtag~TCKUTAP                                                                                                                                             ; JTAG_X1_Y10_N0     ; 464     ; Global Clock         ; GCLK1            ; --                        ;
; clk                                                                                                                                                                      ; PIN_23             ; 1124    ; Global Clock         ; GCLK2            ; --                        ;
; reset_ctrl:inst5|clk_c                                                                                                                                                   ; LCFF_X30_Y9_N27    ; 410     ; Global Clock         ; GCLK4            ; --                        ;
; sld_hub:sld_hub_inst|CLR_SIGNAL                                                                                                                                          ; LCFF_X12_Y12_N17   ; 32      ; Global Clock         ; GCLK0            ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                                                                                                  ; LCFF_X15_Y12_N27   ; 13      ; Global Clock         ; GCLK3            ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|reset_all                                                                                           ; LCCOMB_X15_Y11_N30 ; 355     ; Global Clock         ; GCLK6            ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|acq_buf_read_reset ; LCCOMB_X15_Y11_N20 ; 11      ; Global Clock         ; GCLK5            ; --                        ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|offload_shift_ena  ; LCCOMB_X13_Y12_N0  ; 6       ; Global Clock         ; GCLK7            ; --                        ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                                                                                                     ;
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                                                                                                      ; Fan-Out ;
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|trigger_setup_ena                                                                                                                                    ; 187     ;
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; T_control:inst46|Idata_in~266                                                                                                                                                                                             ; 26      ;
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; lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ALTSYNCRAM                                                                                                             ; AUTO ; ROM              ; Single Clock ; 32           ; 16           ; --           ; --           ; yes                    ; yes                     ; --                     ; --                      ; 512    ; 32                          ; 16                          ; --                          ; --                          ; 512                 ; 1    ; ../FFT last edition/WN_rcos.mif                ; M4K_X11_Y9                                                                                                                                                                                                                                                                                                                                       ;
; lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ALTSYNCRAM                                                                                                             ; AUTO ; ROM              ; Single Clock ; 32           ; 16           ; --           ; --           ; yes                    ; yes                     ; --                     ; --                      ; 512    ; 32                          ; 16                          ; --                          ; --                          ; 512                 ; 1    ; WN_isin.mif                                    ; M4K_X11_Y9                                                                                                                                                                                                                                                                                                                                       ;
; lpm_rom2:inst19|altsyncram:altsyncram_component|altsyncram_kfa1:auto_generated|ALTSYNCRAM                                                                                                            ; AUTO ; ROM              ; Single Clock ; 64           ; 16           ; --           ; --           ; yes                    ; yes                     ; --                     ; --                      ; 1024   ; 64                          ; 16                          ; --                          ; --                          ; 1024                ; 1    ; C:/Documents and Settings/wangwei/×ÀÃæ/sin.mif ; M4K_X27_Y5                                                                                                                                                                                                                                                                                                                                       ;
; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram|altsyncram_i7p3:auto_generated|altsyncram_ugq1:altsyncram1|ALTSYNCRAM           ; AUTO ; True Dual Port   ; Dual Clocks  ; 2048         ; 54           ; 2048         ; 54           ; yes                    ; no                      ; yes                    ; no                      ; 110592 ; 2048                        ; 54                          ; 2048                        ; 54                          ; 110592              ; 27   ; None                                           ; M4K_X11_Y15, M4K_X11_Y7, M4K_X11_Y3, M4K_X11_Y8, M4K_X27_Y1, M4K_X11_Y5, M4K_X27_Y4, M4K_X11_Y1, M4K_X11_Y4, M4K_X11_Y6, M4K_X11_Y17, M4K_X11_Y16, M4K_X11_Y13, M4K_X11_Y14, M4K_X11_Y12, M4K_X11_Y2, M4K_X27_Y2, M4K_X11_Y11, M4K_X27_Y10, M4K_X27_Y15, M4K_X27_Y14, M4K_X27_Y3, M4K_X27_Y12, M4K_X27_Y16, M4K_X27_Y9, M4K_X27_Y11, M4K_X27_Y13 ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


+-----------------------------------------------------------------------------------------------+
; Fitter DSP Block Usage Summary                                                                ;
+---------------------------------------+-------------+---------------------+-------------------+
; Statistic                             ; Number Used ; Available per Block ; Maximum Available ;
+---------------------------------------+-------------+---------------------+-------------------+
; Simple Multipliers (9-bit)            ; 0           ; 2                   ; 36                ;
; Simple Multipliers (18-bit)           ; 3           ; 1                   ; 18                ;
; Embedded Multiplier Blocks            ; 3           ; --                  ; 18                ;
; Embedded Multiplier 9-bit elements    ; 6           ; 2                   ; 36                ;
; Signed Embedded Multipliers           ; 3           ; --                  ; --                ;
; Unsigned Embedded Multipliers         ; 0           ; --                  ; --                ;
; Mixed Sign Embedded Multipliers       ; 0           ; --                  ; --                ;
; Variable Sign Embedded Multipliers    ; 0           ; --                  ; --                ;
; Dedicated Input Shift Register Chains ; 0           ; --                  ; --                ;
+---------------------------------------+-------------+---------------------+-------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DSP Block Details                                                                                                                                                                                                                                                                                                                                                                                     ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; Name                                                                                                                                                                                                   ; Mode                       ; Location           ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add2|mult_add_dqa1:auto_generated|dffe2a[0]                            ; Simple Multiplier (18-bit) ; DSPOUT_X20_Y8_N2   ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add2|mult_add_dqa1:auto_generated|ded_mult_1t51:ded_mult1|mac_mult3 ;                            ; DSPMULT_X20_Y8_N0  ; Signed              ;                                ; yes                   ; yes                   ; no                ;                 ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add1|mult_add_dqa1:auto_generated|dffe2a[0]                            ; Simple Multiplier (18-bit) ; DSPOUT_X20_Y7_N2   ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add1|mult_add_dqa1:auto_generated|ded_mult_1t51:ded_mult1|mac_mult3 ;                            ; DSPMULT_X20_Y7_N0  ; Signed              ;                                ; yes                   ; yes                   ; no                ;                 ;
; butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|dffe2a[0]                            ; Simple Multiplier (18-bit) ; DSPOUT_X20_Y10_N2  ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|altmult_add:mult_add6|mult_add_ie81:auto_generated|ded_mult_2a21:ded_mult1|mac_mult3 ;                            ; DSPMULT_X20_Y10_N0 ; Signed              ;                                ; yes                   ; yes                   ; no                ;                 ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+


+------------------------------------------------------+
; Interconnect Usage Summary                           ;
+----------------------------+-------------------------+
; Interconnect Resource Type ; Usage                   ;
+----------------------------+-------------------------+
; Block interconnects        ; 2,920 / 26,052 ( 11 % ) ;
; C16 interconnects          ; 7 / 1,156 ( < 1 % )     ;
; C4 interconnects           ; 1,647 / 17,952 ( 9 % )  ;
; Direct links               ; 404 / 26,052 ( 2 % )    ;
; Global clocks              ; 8 / 8 ( 100 % )         ;
; Local interconnects        ; 1,244 / 8,256 ( 15 % )  ;
; R24 interconnects          ; 36 / 1,020 ( 4 % )      ;
; R4 interconnects           ; 2,232 / 22,440 ( 10 % ) ;
+----------------------------+-------------------------+


+----------------------------------------------------------------------------+
; LAB Logic Elements                                                         ;
+--------------------------------------------+-------------------------------+
; Number of Logic Elements  (Average = 7.08) ; Number of LABs  (Total = 290) ;
+--------------------------------------------+-------------------------------+
; 1                                          ; 93                            ;
; 2                                          ; 33                            ;
; 3                                          ; 3                             ;
; 4                                          ; 30                            ;
; 5                                          ; 11                            ;
; 6                                          ; 6                             ;
; 7                                          ; 1                             ;
; 8                                          ; 8                             ;
; 9                                          ; 6                             ;
; 10                                         ; 1                             ;
; 11                                         ; 3                             ;
; 12                                         ; 1                             ;
; 13                                         ; 1                             ;
; 14                                         ; 1                             ;
; 15                                         ; 4                             ;
; 16                                         ; 88                            ;
+--------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; LAB-wide Signals                                                   ;
+------------------------------------+-------------------------------+
; LAB-wide Signals  (Average = 1.45) ; Number of LABs  (Total = 290) ;
+------------------------------------+-------------------------------+
; 1 Async. clear                     ; 126                           ;
; 1 Clock                            ; 194                           ;
; 1 Clock enable                     ; 49                            ;
; 1 Sync. clear                      ; 3                             ;
; 2 Async. clears                    ; 2                             ;
; 2 Clock enables                    ; 17                            ;
; 2 Clocks                           ; 29                            ;
+------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Signals Sourced                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced  (Average = 11.60) ; Number of LABs  (Total = 290) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 56                            ;
; 1                                            ; 15                            ;
; 2                                            ; 23                            ;
; 3                                            ; 8                             ;
; 4                                            ; 25                            ;
; 5                                            ; 1                             ;
; 6                                            ; 2                             ;
; 7                                            ; 9                             ;
; 8                                            ; 26                            ;
; 9                                            ; 8                             ;
; 10                                           ; 1                             ;
; 11                                           ; 1                             ;
; 12                                           ; 7                             ;
; 13                                           ; 0                             ;
; 14                                           ; 1                             ;
; 15                                           ; 0                             ;
; 16                                           ; 8                             ;
; 17                                           ; 0                             ;
; 18                                           ; 8                             ;
; 19                                           ; 5                             ;
; 20                                           ; 3                             ;
; 21                                           ; 2                             ;
; 22                                           ; 3                             ;
; 23                                           ; 3                             ;
; 24                                           ; 12                            ;
; 25                                           ; 6                             ;
; 26                                           ; 4                             ;
; 27                                           ; 7                             ;
; 28                                           ; 12                            ;
; 29                                           ; 9                             ;
; 30                                           ; 15                            ;
; 31                                           ; 2                             ;
; 32                                           ; 8                             ;
+----------------------------------------------+-------------------------------+


+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                         ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out  (Average = 3.94) ; Number of LABs  (Total = 290) ;
+-------------------------------------------------+-------------------------------+
; 0                                               ; 57                            ;
; 1                                               ; 109                           ;
; 2                                               ; 14                            ;
; 3                                               ; 12                            ;
; 4                                               ; 9                             ;
; 5                                               ; 5                             ;
; 6                                               ; 12                            ;
; 7                                               ; 9                             ;
; 8                                               ; 12                            ;
; 9                                               ; 16                            ;
; 10                                              ; 3                             ;
; 11                                              ; 4                             ;
; 12                                              ; 10                            ;
; 13                                              ; 4                             ;
; 14                                              ; 0                             ;
; 15                                              ; 2                             ;
; 16                                              ; 3                             ;
; 17                                              ; 0                             ;
; 18                                              ; 0                             ;
; 19                                              ; 1                             ;
; 20                                              ; 0                             ;
; 21                                              ; 1                             ;
; 22                                              ; 0                             ;
; 23                                              ; 0                             ;
; 24                                              ; 4                             ;
; 25                                              ; 3                             ;
+-------------------------------------------------+-------------------------------+


+-----------------------------------------------------------------------------+
; LAB Distinct Inputs                                                         ;
+---------------------------------------------+-------------------------------+
; Number of Distinct Inputs  (Average = 7.04) ; Number of LABs  (Total = 290) ;
+---------------------------------------------+-------------------------------+
; 0                                           ; 0                             ;
; 1                                           ; 60                            ;
; 2                                           ; 73                            ;
; 3                                           ; 41                            ;
; 4                                           ; 2                             ;
; 5                                           ; 3                             ;
; 6                                           ; 3                             ;
; 7                                           ; 8                             ;
; 8                                           ; 5                             ;
; 9                                           ; 6                             ;
; 10                                          ; 3                             ;
; 11                                          ; 3                             ;
; 12                                          ; 10                            ;
; 13                                          ; 8                             ;
; 14                                          ; 3                             ;
; 15                                          ; 11                            ;
; 16                                          ; 4                             ;
; 17                                          ; 10                            ;
; 18                                          ; 8                             ;
; 19                                          ; 6                             ;
; 20                                          ; 7                             ;
; 21                                          ; 4                             ;
; 22                                          ; 1                             ;
; 23                                          ; 0                             ;
; 24                                          ; 1                             ;
; 25                                          ; 1                             ;
; 26                                          ; 1                             ;
; 27                                          ; 2                             ;
; 28                                          ; 1                             ;
; 29                                          ; 0                             ;
; 30                                          ; 1                             ;
; 31                                          ; 0                             ;
; 32                                          ; 0                             ;
; 33                                          ; 0                             ;
; 34                                          ; 3                             ;
+---------------------------------------------+-------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; nCEO                                         ; As output driving ground ;
; ASDO,nCSO                                    ; As input tri-stated      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------------------------+
; Operating Settings and Conditions  ;
+---------------------------+--------+
; Setting                   ; Value  ;
+---------------------------+--------+
; Nominal Core Voltage      ; 1.20 V ;
; Low Junction Temperature  ; 0 °C   ;
; High Junction Temperature ; 85 °C  ;
+---------------------------+--------+


+----------------------------+
; Advanced Data - General    ;
+--------------------+-------+
; Name               ; Value ;
+--------------------+-------+
; Status Code        ; 0     ;
; Desired User Slack ; 0     ;
; Fit Attempts       ; 1     ;
+--------------------+-------+


+-----------------------------------------------------------------------------------------+
; Advanced Data - Placement Preparation                                                   ;
+------------------------------------------------------------------+----------------------+
; Name                                                             ; Value                ;
+------------------------------------------------------------------+----------------------+
; Auto Fit Point 1 - Fit Attempt 1                                 ; ff                   ;
; Mid Wire Use - Fit Attempt 1                                     ; 13                   ;
; Mid Slack - Fit Attempt 1                                        ; -12088               ;
; Internal Atom Count - Fit Attempt 1                              ; 2852                 ;
; LE/ALM Count - Fit Attempt 1                                     ; 2055                 ;
; LAB Count - Fit Attempt 1                                        ; 291                  ;
; Outputs per Lab - Fit Attempt 1                                  ; 4.127                ;
; Inputs per LAB - Fit Attempt 1                                   ; 6.289                ;
; Global Inputs per LAB - Fit Attempt 1                            ; 1.320                ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1    ; 0:289;1:2            ;
; LAB Constraint 'non-global controls' - Fit Attempt 1             ; 0:211;1:56;2:23;3:1  ;
; LAB Constraint 'non-global + aclr' - Fit Attempt 1               ; 0:153;1:64;2:51;3:23 ;
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1       ; 0:291                ;
; LAB Constraint 'global controls' - Fit Attempt 1                 ; 0:68;1:94;2:97;3:32  ;
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:216;1:73;2:2       ;
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:211;1:76;2:4       ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1      ; 0:68;1:164;2:59      ;
; LAB Constraint 'aclr constraint' - Fit Attempt 1                 ; 0:68;1:179;2:44      ;
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1          ; 0:237;1:54           ;
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1      ; 0:283;1:8            ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1        ; 0:270;1:21           ;
; LEs in Chains - Fit Attempt 1                                    ; 369                  ;
; LEs in Long Chains - Fit Attempt 1                               ; 202                  ;
; LABs with Chains - Fit Attempt 1                                 ; 44                   ;
; LABs with Multiple Chains - Fit Attempt 1                        ; 0                    ;
; Time - Fit Attempt 1                                             ; 2                    ;
; Time in tsm_tan.dll - Fit Attempt 1                              ; 0.562                ;
+------------------------------------------------------------------+----------------------+


+----------------------------------------------+
; Advanced Data - Placement                    ;
+-------------------------------------+--------+
; Name                                ; Value  ;
+-------------------------------------+--------+
; Auto Fit Point 2 - Fit Attempt 1    ; ff     ;
; Early Wire Use - Fit Attempt 1      ; 5      ;
; Early Slack - Fit Attempt 1         ; -10749 ;
; Auto Fit Point 4 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 5 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 4 - Fit Attempt 1    ; ff     ;
; Mid Wire Use - Fit Attempt 1        ; 9      ;
; Mid Slack - Fit Attempt 1           ; -8405  ;
; Auto Fit Point 5 - Fit Attempt 1    ; ff     ;
; Late Wire Use - Fit Attempt 1       ; 10     ;
; Late Slack - Fit Attempt 1          ; -8405  ;
; Peak Regional Wire - Fit Attempt 1  ; 0.000  ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Time - Fit Attempt 1                ; 9      ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 3.751  ;
+-------------------------------------+--------+


+---------------------------------------------+
; Advanced Data - Routing                     ;
+-------------------------------------+-------+
; Name                                ; Value ;
+-------------------------------------+-------+
; Early Slack - Fit Attempt 1         ; -6938 ;
; Early Wire Use - Fit Attempt 1      ; 10    ;
; Peak Regional Wire - Fit Attempt 1  ; 17    ;
; Mid Slack - Fit Attempt 1           ; -7345 ;
; Late Slack - Fit Attempt 1          ; -7345 ;
; Late Wire Use - Fit Attempt 1       ; 10    ;
; Time - Fit Attempt 1                ; 11    ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 5.876 ;
+-------------------------------------+-------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
    Info: Processing started: Sun Jun 06 17:12:35 2010
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off FFT -c FFT
Info: Selected device EP2C8Q208C8 for design "FFT"
Warning: The high junction temperature operating condition is not set. Assuming a default value of '85'.
Warning: The low junction temperature operating condition is not set. Assuming a default value of '0'.
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
Info: The Fitter has identified 3 logical partitions of which 0 have a previous placement to use
    Info: Previous placement does not exist for 1752 of 1752 atoms in partition Top
    Info: Previous placement does not exist for 1331 of 1331 atoms in partition sld_signaltap:auto_signaltap_0
    Info: Previous placement does not exist for 176 of 176 atoms in partition sld_hub:sld_hub_inst
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP2C5Q208C8 is compatible
    Info: Device EP2C5Q208I8 is compatible
    Info: Device EP2C8Q208I8 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
    Info: Pin ~ASDO~ is reserved at location 1
    Info: Pin ~nCSO~ is reserved at location 2
    Info: Pin ~LVDS54p/nCEO~ is reserved at location 108
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Automatically promoted node clk (placed in PIN 23 (CLK0, LVDSCLK0p, Input))
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node altera_auto_signaltap_0_clk_signaltap_lcell
Info: Automatically promoted node altera_internal_jtag~TCKUTAP 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node reset_ctrl:inst5|clk_c 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node T_control:inst46|sink_ready~22
        Info: Destination node ctrl_fft:inst3|Selector0~42
        Info: Destination node ctrl_fft:inst3|current_state.idle~77
        Info: Destination node lpm_fifo0:inst|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_wreq~35
        Info: Destination node lpm_fifo0:inst|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_rreq
        Info: Destination node s2p:inst6|source_valid
        Info: Destination node lpm_fifo0:inst24|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_wreq~33
        Info: Destination node lpm_fifo0:inst24|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|valid_rreq
        Info: Destination node lpm_fifo0:inst24|scfifo:scfifo_component|scfifo_7r31:auto_generated|a_dpfifo_e141:dpfifo|a_fefifo_b6f:fifo_state|b_full~132
        Info: Destination node T_control:inst46|rdreq_fifo~58
        Info: Non-global destination nodes limited to 10 nodes
Info: Automatically promoted node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|reset_all 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|acq_buf_read_reset
Info: Automatically promoted node sld_hub:sld_hub_inst|CLR_SIGNAL 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_hub:sld_hub_inst|CLR_SIGNAL~_wirecell
Info: Automatically promoted node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0] 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~442
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~5
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]~_wirecell
Info: Automatically promoted node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|acq_buf_read_reset 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|offload_shift_ena 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|ram_shift_load
Info: Starting register packing
Info: Finished register packing: elapsed time is 00:00:02
    Extra Info: Packed 36 registers into blocks of type Embedded multiplier block
    Extra Info: Packed 99 registers into blocks of type Embedded multiplier output
    Extra Info: Created 1 register duplicates
Warning: Ignored I/O standard assignments to the following nodes
    Warning: Ignored I/O standard assignment to node "sin[16]"
    Warning: Ignored I/O standard assignment to node "sin[17]"
Warning: Ignored locations or region assignments to the following nodes
    Warning: Node "sin[16]" is assigned to location or region, but does not exist in design
    Warning: Node "sin[17]" is assigned to location or region, but does not exist in design
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:02
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:09
Info: Estimated most critical path is register to register delay of 8.261 ns
    Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X16_Y11; Fanout = 4; REG Node = 'butterfly:inst48|real_a[0]'
    Info: 2: + IC(0.675 ns) + CELL(0.596 ns) = 1.271 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[0]~35'
    Info: 3: + IC(0.000 ns) + CELL(0.086 ns) = 1.357 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[1]~37'
    Info: 4: + IC(0.000 ns) + CELL(0.086 ns) = 1.443 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[2]~39'
    Info: 5: + IC(0.000 ns) + CELL(0.086 ns) = 1.529 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[3]~41'
    Info: 6: + IC(0.000 ns) + CELL(0.086 ns) = 1.615 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[4]~43'
    Info: 7: + IC(0.000 ns) + CELL(0.086 ns) = 1.701 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[5]~45'
    Info: 8: + IC(0.000 ns) + CELL(0.086 ns) = 1.787 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[6]~47'
    Info: 9: + IC(0.000 ns) + CELL(0.086 ns) = 1.873 ns; Loc. = LAB_X16_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[7]~49'
    Info: 10: + IC(0.107 ns) + CELL(0.506 ns) = 2.486 ns; Loc. = LAB_X16_Y10; Fanout = 3; COMB Node = 'butterfly:inst48|SUB_17:sub_real|lpm_add_sub:lpm_add_sub_component|add_sub_4qe:auto_generated|result[8]~50'
    Info: 11: + IC(1.695 ns) + CELL(0.596 ns) = 4.777 ns; Loc. = LAB_X19_Y11; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[8]~129'
    Info: 12: + IC(0.107 ns) + CELL(0.086 ns) = 4.970 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[9]~131'
    Info: 13: + IC(0.000 ns) + CELL(0.086 ns) = 5.056 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[10]~133'
    Info: 14: + IC(0.000 ns) + CELL(0.086 ns) = 5.142 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[11]~135'
    Info: 15: + IC(0.000 ns) + CELL(0.086 ns) = 5.228 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[12]~137'
    Info: 16: + IC(0.000 ns) + CELL(0.086 ns) = 5.314 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[13]~139'
    Info: 17: + IC(0.000 ns) + CELL(0.086 ns) = 5.400 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[14]~141'
    Info: 18: + IC(0.000 ns) + CELL(0.086 ns) = 5.486 ns; Loc. = LAB_X19_Y10; Fanout = 2; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[15]~143'
    Info: 19: + IC(0.000 ns) + CELL(0.086 ns) = 5.572 ns; Loc. = LAB_X19_Y10; Fanout = 1; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[16]~145'
    Info: 20: + IC(0.000 ns) + CELL(0.506 ns) = 6.078 ns; Loc. = LAB_X19_Y10; Fanout = 1; COMB Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[17]~146'
    Info: 21: + IC(0.638 ns) + CELL(1.545 ns) = 8.261 ns; Loc. = DSPMULT_X20_Y10_N0; Fanout = 19; REG Node = 'butterfly:inst48|complex_mult:mult|complex_mult_altmult_complex_q5p:complex_mult_altmult_complex_q5p_component|lpm_add_sub:subtractor1|add_sub_6ji:auto_generated|pipeline_dffe[17]'
    Info: Total cell delay = 5.039 ns ( 61.00 % )
    Info: Total interconnect delay = 3.222 ns ( 39.00 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 8% of the available device resources
    Info: Peak interconnect usage is 17% of the available device resources in the region that extends from location X11_Y0 to location X22_Y9
Info: Fitter routing operations ending: elapsed time is 00:00:11
Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info: Optimizations that may affect the design's routability were skipped
    Info: Optimizations that may affect the design's timing were skipped
Info: Fitter merged 1 physical RAM blocks that contain multiple logical RAM slices into a single location
    Info: Following physical RAM blocks contain multiple logical RAM slices
        Info: Physical RAM block M4K_X11_Y9 contains the following logical RAM slices
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a0
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a1
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a2
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a3
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a4
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a5
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a6
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a7
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a8
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a9
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a10
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a11
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a12
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a13
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a14
            Info: RAM slice: lpm_rom0:inst1|altsyncram:altsyncram_component|altsyncram_oh91:auto_generated|ram_block1a15
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a0
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a1
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a2
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a3
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a4
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a5
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a6
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a7
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a8
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a9
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a10
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a11
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a12
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a13
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a14
            Info: RAM slice: lpm_rom1:inst2|altsyncram:altsyncram_component|altsyncram_qq71:auto_generated|ram_block1a15
Info: Started post-fitting delay annotation
Warning: Found 53 output pins without output pin load capacitance assignment
    Info: Pin "source_eop" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "source_sop" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "source_valid18" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Imagdata_out[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "Realdata_out[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "sin[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "state[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "state[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|reset_all~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[1] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[35] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[0] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[37] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[36] -- routed using non-global resources
Info: Node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node sld_hub:sld_hub_inst|jtag_debug_mode -- routed using non-global resources
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Generated suppressed messages file C:/Documents and Settings/wangwei/×ÀÃæ/FFT last edition/FFT.fit.smsg
Info: Quartus II Fitter was successful. 0 errors, 10 warnings
    Info: Allocated 195 megabytes of memory during processing
    Info: Processing ended: Sun Jun 06 17:14:14 2010
    Info: Elapsed time: 00:01:39


+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in C:/Documents and Settings/wangwei/×ÀÃæ/FFT last edition/FFT.fit.smsg.


